پرش لینک ها

AFEC: چارچوبی تحلیلی برای ارزیابی عملکرد کش در پردازنده های خارج از نوبت

AFEC: چارچوبی تحلیلی برای ارزیابی عملکرد کش در پردازنده های خارج از نوبت

16,000 تومان 14,000 تومان



چکیده


ارزیابی عملکرد کش اهمیت فزاینده ­ای در پیش­ بینی عملکرد کلی پردازنده ­های خارج از نوبت دارد. کش ­های غیرمسدودشونده که در CPU های خارج از نوبت، بسیار متداولند می ­توانند متوسط جریمه­ ی کش ­میس ­ها را با همپوشانی چندین درخواست مستقل از حافظه و ادغام کش­ میس­ ها با آدرس خط کش یکسان در یک درخواست کش، کاهش دهند. بطور معمول موازی­ سازی سطح حافظه (MLP) به عنوان معیاری برای توصیف همزمانی دسترسی به حافظه مورد استفاده قرار گرفته است. متأسفانه به دلیل وابستگی­ های شدیداً پویای بین مرجع­ های حافظه­ ی برنامه، کمّی­ سازی MLP بدون شبیه­ سازی­ های زمانبر، بسیار دشوار است. افزون بر این، ادغام کش ­میس ­ها که موجب می ­شود متوسط زمان سرویس­ کش­ میس از تأخیر دسترسی DDR فیزیکی کمتر باشد، کمابیش در پژوهش ­های موجود، لحاظ شده است. در این مقاله، ما چارچوبی را برای ارزیابی عملکرد کش براساس تحلیل ردیابی برنامه و مدل­ های تحلیلی برای برآورد سریع MLP و زمان سرویس مؤثر کش ­میس بدون شبیه­ سازی ارائه می ­دهیم. در مقایسه با نتایج شبیه­ سازی ­های Gem5 در MobyBench 2.0، Mibench 1.0 و Mediabench II، دقت متوسط MLP مدل­ شده و زمان سرویس متوسط کش ­میس­ به ترتیب از 91% و 92% بیشتر است. در مقایسه با کش­ میس ­های محاسبه­ شده توسط نظریه­ ی فاصله­ ی پشته، متوسط خطای مطلق زمان خاموشی CPU (ناشی از کش ­میس ­ها) از 10% کمتر است، درحالیکه زمان ارزیابی را می ­توان تا 35 برابر نسبت به شبیه­ سازی کامل Gem5 سرعت بخشید.

پردازنده های خارج از نوبت | ارزیابی عملکرد کش | AFEC | Out-of-Order Processors



 

شناسه محصول: 8ee6774a76d0

توضیحات

AFEC: چارچوبی تحلیلی برای ارزیابی عملکرد کش در پردازنده های خارج از نوبت
ترجمه تخصصی مقاله مهندسی برق، الکترونیک و مهندسی کامپیوتر

AFEC An Analytical Framework for Evaluating Cache Performance in Out-of-Order Processors



تعداد صفحات مقاله لاتین : 6                      تعداد صفحات ترجمه: 17                   سال انتشار: 2017               کد محصول: 10178


چکیده

ارزیابی عملکرد کش اهمیت فزاینده ­ای در پیش­ بینی عملکرد کلی پردازنده های خارج از نوبت دارد. کش ­های غیرمسدودشونده که در CPU های خارج از نوبت، بسیار متداولند می ­توانند متوسط جریمه­ ی کش ­میس ­ها[1] را با همپوشانی چندین درخواست مستقل از حافظه و ادغام کش­ میس­ ها با آدرس خط کش یکسان در یک درخواست کش، کاهش دهند. بطور معمول موازی­ سازی سطح حافظه (MLP) به عنوان معیاری برای توصیف همزمانی دسترسی به حافظه مورد استفاده قرار گرفته است. متأسفانه به دلیل وابستگی­ های شدیداً پویای بین مرجع­ های حافظه­ ی برنامه، کمّی­ سازی MLP بدون شبیه­ سازی­ های زمانبر، بسیار دشوار است. افزون بر این، ادغام کش ­میس ­ها که موجب می ­شود متوسط زمان سرویس­ کش­ میس از تأخیر دسترسی DDR فیزیکی کمتر باشد، کمابیش در پژوهش ­های موجود، لحاظ شده است. در این مقاله، ما چارچوبی را برای ارزیابی عملکرد کش براساس تحلیل ردیابی برنامه و مدل­ های تحلیلی برای برآورد سریع MLP و زمان سرویس مؤثر کش ­میس بدون شبیه­ سازی ارائه می ­دهیم. در مقایسه با نتایج شبیه­ سازی ­های Gem5 در MobyBench 2.0، Mibench 1.0 و Mediabench II، دقت متوسط MLP مدل­ شده و زمان سرویس متوسط کش ­میس­ به ترتیب از 91% و 92% بیشتر است. در مقایسه با کش­ میس ­های محاسبه­ شده توسط نظریه­ ی فاصله­ ی پشته، متوسط خطای مطلق زمان خاموشی CPU (ناشی از کش ­میس ­ها) از 10% کمتر است، درحالیکه زمان ارزیابی را می ­توان تا 35 برابر نسبت به شبیه­ سازی کامل Gem5 سرعت بخشید.
[1]  اگر اطلاعاتی که پردازنده نیاز دارد در حافظه­ ی کش نباشد، cash miss روی می ­دهد. در واقع پردازنده مجبور است به سراغ کش بعدی برود و یک تأخیر زمانی روی می ­دهد، این تأخیر زمانی همان کش ­میس است.

پردازنده های خارج از نوبت | ارزیابی عملکرد کش | AFEC | Out-of-Order Processors پردازنده های خارج از نوبت | ارزیابی عملکرد کش | AFEC | Out-of-Order Processors


مقدمه – پردازنده های خارج از نوبت

بی­ شک عملکرد کش بر عملکرد CPU، تأثیر بسیاری دارد. نحوه­ ی ارزیابی اثرات معماری ­های مختلف کش بر عملکرد سیستم به شیوه ­ای دقیق و سریع، به مبحثی جالب تبدیل شده است. در عین حال که شبیه ­سازی­ ها، یا در RTL و یا در چرخه­ های دقیق، می­ توانند نتایج نسبتاً دقیق و ظریفی ارائه دهند، اما اینها معمولاً زمانیکه به عنوان ابزارهای کاوش فضای طراحی بویژه در دوره­ ی انفجار پیچیدگی نرم­ افزاری و سخت ­افزاری مورد استفاده قرار می­ گیرند، به شیوه ­ای غیر قابل پذیریش، بسیار زمانبر هستند. از سوی دیگر، مدل­ های تحلیلی عموماً از اطلاعات گردآوری­ شده از نمایه­ های ردیابی به عنوان ورودی استفاده نموده و معیارهای عملکردی حاصل از معادلات را براساس تحلیل سازوکار یا پیوندهای تجربی محاسبه می­ کنند [1، 2]. متأسفانه، به دلیل ماهیت پیچیده و شدیداً پویای پردازنده ­های خارج از نوبت، مدل کردن دقیق رفتار کش به لحاظ تحلیلی در این معماری ­ها بسیار دشوار است. این مقاله یک چارچوب دقیق و سریع مبتنی بر مدل­ های تحلیلی برای ارزیابی موازی­ سازی سطح حافظه (MLP) و زمان سرویس مؤثر کش­ میس، با در نظر گرفتن اثرات همپوشانی درخواست­ های مستقل از حافظه و سازوکار ادغام درخواست ­ها در پردازنده­ های خارج از نوبت ، ارائه می­ دهد [3]. از آنجاکه سرویس ­های کش ­میس هیچگاه در پردازنده­ های خارج از نوبت، همپوشانی ندارند [4]، جریمه ­های کش­ میس در این معماری­ ها را می­ توان به سادگی به شکل Cache Misses ∗ DDR Access Latency توصیف کرد. در نتیجه، مطالعات قبلی صرفاً از نظریه­ ی فاصله­ ی پشته برای برآورد هزینه ­ی کش میس ها، در صورت تجهیز کش به خط­ مشی جایگزینی کش LRU استفاده کرده ­اند [5]. با اینحال، فناوری کش­ غیرمسدودشونده که بطور معمول در پردازنده ­های خارج از نوبت مشاهده می ­شود، موجب پیچیدگی کارها می­ شود. در این مورد، رجیسترهای حفظ وضعیت میس یا MSHR ها برای پشتیبانی درخواست­ های متعدد از حافظه­ پیشنهاد شدند. متأسفانه، معیارهای مرسوم حافظه، و زمان متوسط دسترسی به حافظه (AMAT)، همگی براساس یک فعالیت دسترسی واحد سنجیده می­ شوند و این نمی ­تواند بیانگر واقعیت همزمان کش/حافظه باشد [6]. MLP به معنای تعداد درخواست­ های مستقل از حافظه که همزمان توسط کش به آنها رسیدگی می ­شود است، و بایستی به عنوان عاملی در مدلسازی عملکرد کش غیرمسدودشونده در نظر گرفته شود [7]. براساس تازه ­ترین پژوهش ­ها، زمان خاموشی CPU ناشی از کش ­میس­ ها را می ­توان بر اساس رابطه­ ی (1) مدل کرد [8]. با اینحال بدون شبیه­ سازی، مدل کردن دقیق MLP کار دشواری است [7]. پردازنده های خارج از نوبت …

پردازنده های خارج از نوبت | ارزیابی عملکرد کش | AFEC | Out-of-Order Processors